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LVDS專家測(cè)試,問題分析,接口信號(hào)一致性檢測(cè)

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發(fā)布時(shí)間: 2023-12-18 05:41
最后更新: 2023-12-18 05:41
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好了,進(jìn)入正是,說說lvds調(diào)試。如下圖,采用軟硬結(jié)合板設(shè)計(jì),左側(cè)為FPGA主板部分,右側(cè)主要是一些接口,包括Camlink、VGA,中間采用柔性電路板相連。

按照連載3的程序調(diào)試lvds接口,使用bank5的差分管腳輸出lvds信號(hào),結(jié)果采集卡采不到圖,這下壞了,開始懷疑引腳分配不正確,一番檢查,問題不在這;

接著覺得走線可能不對(duì),看了看PCB,5對(duì)差分信號(hào),對(duì)內(nèi)線長(zhǎng)差控制在0.254mm內(nèi),對(duì)間線長(zhǎng)差控制在2mm內(nèi),走線沒有問題;

再懷疑Camlink位分配不正確,Camlink在base模式下包含11對(duì)差分線(4對(duì)數(shù)據(jù),1對(duì)時(shí)鐘,2對(duì)串口,4對(duì)相機(jī)控制),Camlink協(xié)議中有詳細(xì)的位分配表,

下表說明了在base模式下,各種圖像模式(24bit RGB、8bit、10bit、14bit、16bit灰度等)下位分配情況。

查看287手冊(cè),就可得到位分配信息。

又是一番檢查,位分配完全正確。

                datain3                    datain2                    datain1                    datain0    經(jīng)過同學(xué)的點(diǎn)撥,發(fā)現(xiàn)了問題,原來在于時(shí)鐘的串行化問題,我使用的是lvds_tx核的tx_outclock作為差分時(shí)鐘,而287的手冊(cè)上7倍時(shí)鐘串化對(duì)應(yīng)的時(shí)鐘信號(hào)分別為1,1,0,0,0,1,1,問題已經(jīng)比較明白了,clk差分通道數(shù)據(jù)如下,使用5個(gè)channels,如下圖所示。

cl_clk

重新編譯,下載,圖像輸出正常,lvds調(diào)試完成!!

由于lvds_tx核使用了一個(gè)ip核,邏輯中使用一個(gè),qsys中使用一個(gè),這樣總共4個(gè)ip核就用了3個(gè),相關(guān)使用外用pll,結(jié)果出來的數(shù)據(jù)又不對(duì)了,至今沒有解決這個(gè)問題,后面有進(jìn)展了再行吧。

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